// clk125M_50M125M.v

// Generated using ACDS version 19.1 670

`timescale 1 ps / 1 ps
module clk125M_50M125M (
		output wire  locked,   //  locked.export
		output wire  outclk_0, // outclk0.clk
		output wire  outclk_1, // outclk1.clk
		input  wire  refclk,   //  refclk.clk
		input  wire  rst       //   reset.reset
	);

	clk125M_50M125M_altera_iopll_191_hsuftna iopll_0 (
		.rst      (rst),      //   reset.reset
		.refclk   (refclk),   //  refclk.clk
		.locked   (locked),   //  locked.export
		.outclk_0 (outclk_0), // outclk0.clk
		.outclk_1 (outclk_1)  // outclk1.clk
	);

endmodule
